Автотестирование с добавлением случайных ошибок: универсальный подход для верификации проектов

При верификации многих систем на базе FPGA/ASIC требуется смоделировать не только нормальную работу, но и работу при ошибочных воздействиях. Андрей Ефимов (Бюро 1440) рассказал о методе, который позволяет генерировать преднамеренные ошибки в UVM-тесте и автоматически оценивать результаты. Слайды можно найти на